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成膜とは？――数nmの薄膜を積み重ねて半導体を作る

半導体製造における成膜の役割を、CVD・PVD・ALDの違いだけでなく、膜厚・膜質・均一性・組成・水素含有量・装置内反応場までつなげて解説する。

客観的事実この記事のタイプ：事実・解説

公開 2026/9/1 確認 2026/9/29 読了 16分 中級 執筆: 知識図書館 編集部

#成膜#薄膜#CVD#PVD#ALD#PECVD#膜質#半導体製造

まず結論

成膜とは、半導体の表面に必要な材料を薄い膜として形成する工程です。

ただし、半導体製造でいう「膜を付ける」は、塗装のように表面を覆えば終わりという話ではありません。

半導体では、絶縁体、導体、半導体、バリア膜、ハードマスク、保護膜など、役割の異なる材料を数nm〜数百nm程度の厚さで形成し、それをリソグラフィやエッチングで加工し、さらに別の膜を重ねていきます。

つまり半導体は、

成膜 → パターン形成 → エッチング → 再び成膜

という操作を何度も繰り返しながら、平らな基板の上に複雑な三次元構造を作っています。

そして本当に難しいのは、単に「膜を付けること」ではありません。

必要な場所に、必要な材料を、必要な厚さ・組成・密度・応力・電気特性で、基板全面に再現よく形成すること。

ここに成膜技術の本質があります。

そもそも、なぜ半導体に膜が必要なのか

シリコンウェハを削るだけでは、トランジスタや配線は作れません。

デバイスの内部には、たとえば次のような役割を持つ膜が必要です。

膜の役割代表的な用途
絶縁する層間絶縁膜、ゲート絶縁膜
電気を流す配線、電極、コンタクト
拡散を止めるバリア膜
エッチングを止めるEtch Stop Layer
加工を助けるHard Mask
表面を守るPassivation
半導体そのものとして働くエピタキシャル層、a-Si、酸化物半導体など

ここで重要なのは、同じ「薄膜」でも要求される性能がまったく違うことです。

絶縁膜ならリーク電流を抑えたい。配線膜なら抵抗を下げたい。バリア膜なら原子の拡散を止めたい。ハードマスクなら後工程のエッチングに耐えなければいけません。

だから「最も優れた成膜方式」が一つ存在し、それですべての膜を作ればよい、という構造にはなりません。

「膜厚が合っている」だけでは良い膜とは言えない

成膜工程で最初に目につく数字は膜厚です。

たとえば「100 nmのSiN膜を形成する」というRecipeなら、100 nmに入っているかどうかは当然重要です。

しかし、同じ100 nmでも中身が違えば別の膜です。

量産工程では、膜厚以外にも多くの特性を管理します。

  • 膜厚（Film Thickness）
  • 面内均一性（Within-Wafer Uniformity）
  • 基板間再現性（Wafer-to-Wafer Reproducibility）
  • 組成（Composition）
  • 密度（Density）
  • 膜応力（Stress）
  • 密着性（Adhesion）
  • 抵抗率（Resistivity）
  • 屈折率（Refractive Index）
  • 段差被覆性（Step Coverage / Conformality）
  • 欠陥・パーティクル（Defect / Particle）
  • 不純物濃度
  • 界面状態

つまり、

「所定の厚さの膜が付いた」

と

「デバイスとして要求される膜ができた」

は同じ意味ではありません。

同じSiN膜でも、実際には同じ膜ではない

この違いが分かりやすい例の一つが、PECVDで形成するSiN系膜です。

PECVDでは、比較的低い基板温度でもプラズマによって原料ガスを分解し、膜を形成できます。一方で、成膜条件によって膜中にはSi-HやN-Hなどの形で水素が取り込まれます。

そのため、同じ「SiN」と表記されていても、

  • Si/N比
  • Si-H、N-Hの結合量
  • 水素含有量
  • 膜密度
  • 屈折率
  • 応力
  • 電気特性

などが異なることがあります。

古くからPECVD SiNでは、成膜温度、圧力、RF条件、原料ガス比などと膜中水素濃度・結合状態に強い関係があることが報告されています。

これは、成膜条件とは「膜厚を決める条件」ではなく、「膜そのものの内部構造を決める条件」でもあることを意味します。

SiO系・SiN系の積層膜のように、その後に熱処理やプラズマ加工、コンタクトホール形成など複数工程が続く場合には、成膜時に作られた膜質が後工程での挙動に影響することもあります。

ここまで来ると、成膜は単純な「材料を載せる工程」ではなく、後工程まで含めて材料特性を設計する工程だと分かります。

※SiO/SiN積層膜における水素含有量と加工特性の関係は、それだけで一つの専門テーマになるため、ここでは入口までに留めます。

成膜方式は何で分類される？

成膜方法は数多くありますが、半導体製造を理解するうえでは、まず

  • CVD
  • PVD
  • ALD

の違いを押さえると全体像が見えやすくなります。

大きな違いは、材料をどのように基板まで運び、表面でどう膜にするかです。

方式基本原理得意なこと主な弱点・制約
CVD気体原料を表面で反応・分解させる高い生産性、各種絶縁膜・導電膜、形状追従温度、反応副生成物、ガス反応管理
PVD固体材料を飛ばして基板に堆積金属膜、高純度膜、比較的単純な材料供給深い構造への被覆が難しくなりやすい
ALD自己停止型の表面反応を交互に繰り返す極薄膜、膜厚制御、高Conformality成膜速度が遅くなりやすい

もちろん実際の装置・プロセスはもっと複雑ですが、最初はこの違いで十分です。

CVD――「気体を運んで、表面で化学反応させる」

CVD（Chemical Vapor Deposition）は、気体状の原料をチャンバーへ導入し、基板表面で化学反応や熱分解を起こして固体膜を形成する方法です。

代表的には、

  • Thermal CVD
  • LPCVD
  • PECVD
  • SACVD

などがあります。

CVDの大きな特徴は、原料そのものを飛ばして付着させるのではなく、表面で起こる化学反応を使って膜を作ることです。

そのため、絶縁膜、導電膜、半導体膜など幅広い材料に使われます。

一方で、反応が化学的である以上、温度、圧力、原料濃度、滞在時間、副生成物、表面状態など多くの要因が膜質に影響します。

詳しくは、CVDとは？で掘り下げます。

PECVD――なぜわざわざプラズマを使うのか

CVDの中でも半導体・FPDで非常に重要なのがPECVD（Plasma Enhanced CVD）です。

通常、化学反応を進めるには温度が必要です。しかしデバイスが完成に近づくほど、既に形成した材料や構造のために「これ以上温度を上げられない」という制約が強くなります。

そこでプラズマを使い、電子衝突によって原料分子を解離・励起し、熱だけでは進みにくい反応を比較的低い基板温度で進めるのがPECVDです。

ただし、温度を下げられる代わりに、

  • ラジカル組成
  • イオン衝撃
  • RF Power
  • 電極構造
  • Plasma Uniformity
  • ガス解離率

といった新しい変数が増えます。

低温化できるから単純になるのではなく、熱反応の一部をプラズマ反応へ置き換えることで、別の制御項目が増えると考えた方が実態に近いでしょう。

PVD――「材料そのものを飛ばして付ける」

PVD（Physical Vapor Deposition）は、材料を物理的に気相へ移し、それを基板へ堆積させる方法です。

代表例が、

  • Sputtering
  • Vacuum Evaporation

です。

特にスパッタリングでは、プラズマ中のイオンをターゲットへ衝突させ、飛び出した原子を基板へ堆積させます。

金属配線、電極、バリア、シード層など、多くの金属系プロセスで使われています。

一方で、PVDでは飛来する粒子の方向性が強くなるため、非常に深く細い構造では底面や側壁への膜形成が難しくなる場合があります。

詳しくは、PVDとは？で解説します。

ALD――「表面反応を1サイクルずつ制御する」

ALD（Atomic Layer Deposition）は、複数の原料を同時に流して連続反応させるのではなく、異なる原料を順番に供給し、自己停止型の表面反応を繰り返す方法です。

イメージとしては、

  1. 原料Aを供給
  2. 表面が反応して飽和
  3. パージ
  4. 原料Bを供給
  5. 再び表面反応
  6. パージ

というサイクルを繰り返します。

一回の反応量が表面反応によって制限されるため、膜厚を原子スケールで制御しやすく、複雑な三次元形状にも均一に膜を付けやすいことが大きな特徴です。

FinFET、GAA、3D NANDなど、デバイスが立体化するほどALDの価値は大きくなります。

その代わり、何度も供給・パージを繰り返すため、一般に処理時間とのトレードオフがあります。

詳しくは、ALDとは？で扱います。

なぜ成膜方式は一つに統一されないのか

ここまで読むと、ALDが最も精密なら全部ALDにすればよいようにも見えます。

しかし実際にはそうなりません。

成膜工程では、

  • 必要材料
  • 成膜温度
  • 必要膜厚
  • 成膜速度
  • 生産性
  • 基板形状
  • アスペクト比
  • 膜質
  • パーティクル
  • 装置コスト
  • 原料コスト
  • 前後工程との相性

を同時に考える必要があります。

たとえば、原子レベルの膜厚制御が必要な数nm膜と、短時間で数百nm形成したい膜では、最適な方式が違います。

成膜方式は性能ランキングで選ぶものではなく、要求仕様との組み合わせで選ぶものです。

成膜を理解する鍵は「輸送」と「表面反応」

成膜をもう一段深く理解するには、

Transport（輸送）

と

Surface Reaction（表面反応）

を分けて考えると分かりやすくなります。

原料が基板まで大量に届いても、表面反応が遅ければ成膜速度は上がりません。

反対に、表面反応が非常に速すぎると、原料が入口側や構造上部で消費され、奥まで届かないことがあります。

これは、

  • 高アスペクト比構造
  • 大面積基板
  • Showerheadから離れた位置
  • ガス滞留時間が異なる領域

などで特に重要になります。

したがって成膜は、単純な化学反応ではなく、

「原料がどこまで届くか」と「届いた原料がどれだけ反応するか」の競争

として見る必要があります。

微細化すると、なぜ成膜が難しくなるのか

半導体デバイスが平面的だった時代は、上から膜を形成しても比較的問題になりませんでした。

しかし現在のデバイスは、深いホール、細いトレンチ、Fin、GAA、3D NANDなど、立体構造が増えています。

入口幅が狭く、深さが大きくなるほど、原料を底部まで届けることが難しくなります。

もし上部だけに厚く膜が付けば、入口が先に塞がり、内部にVoidが残ることもあります。

そこで、単なる平均膜厚ではなく、

「三次元構造のどこまで同じ厚さで付いているか」

を示すConformalityやStep Coverageが重要になります。

微細化によって成膜技術が難しくなる本質の一つは、必要な膜厚が薄くなることだけではなく、膜を形成しなければならない形状そのものが難しくなることです。

基板が大きくなると、別の難しさが出てくる

微細化とは反対方向の難しさもあります。

ウェハやガラス基板の面積が大きくなると、

  • ガス濃度分布
  • 基板温度分布
  • Plasma Density分布
  • RF電界分布
  • 排気コンダクタンス
  • 反応生成物濃度

などを全面で同じにすることが難しくなります。

中央と端で反応場が少し違うだけでも、膜厚、屈折率、応力、組成などに面内分布が生じます。

そのため大面積成膜では、「平均値」だけではなく、面内分布そのものを設計することが重要になります。

この視点はFPDのような大型基板では特に重要ですが、300 mmウェハでも本質は同じです。

装置では何が難しい？――Recipeが同じでも同じ膜になるとは限らない

量産装置では、成膜Recipeだけを管理すればよいわけではありません。

チャンバー内部では、

  • ガス流れ
  • 圧力
  • 基板温度
  • Plasma
  • RF Power
  • 排気
  • 壁面状態
  • Showerhead状態
  • 壁面への堆積
  • Cleaning後の表面状態

などが時間とともに変化します。

成膜は基板上だけで起きるわけではありません。チャンバー壁、電極、Showerheadなどにも膜が付着します。

すると、連続処理によって壁面状態が変わり、ラジカル消失率、反応生成物、プラズマ状態などが変化する可能性があります。

そのため実際の量産装置では、

同じRecipeを実行した = 完全に同じ反応場だった

とは限りません。

Cleaning、Seasoning、PM周期、チャンバー履歴まで含めて再現性を作る必要があります。

このあたりから、成膜技術は「材料科学」だけでなく「装置工学」の問題にもなってきます。

成膜条件を変えると、何が変わる？

たとえばPECVDでRF Powerを変えたとします。

単純には「Powerを上げると成膜速度が変わる」と考えたくなりますが、実際にはそれだけではありません。

Powerを変えると、

電子エネルギー分布 → 原料分解 → ラジカル組成 → イオン衝撃 → 表面反応 → 膜組成・密度・水素含有量・応力

まで連鎖的に変わる可能性があります。

同様に、

  • ガス比
  • 圧力
  • 温度
  • 電極間距離
  • RF周波数
  • 基板バイアス

なども、一つの数字だけを変えているように見えて、実際には複数の物理・化学現象を同時に動かします。

だから成膜Recipeの最適化は、単純な「条件表の穴埋め」ではありません。

どのパラメータが反応場のどこを変え、その結果としてどの膜特性が動いたのかを切り分ける作業です。

成膜とは、結局何を制御しているのか

ここまでをまとめると、成膜工程が制御しているのは「膜厚」だけではありません。

最終的には、

必要な場所に、必要な材料を、必要な厚さ・組成・結合状態・密度・応力・電気特性で形成し、その後の工程でも性能を維持できる状態を作る。

ことが目的です。

成膜技術を理解するとき、CVD・PVD・ALDの名前を覚えるだけでは十分ではありません。

本当に見るべきなのは、

なぜその膜が必要なのか。

なぜその成膜方式なのか。

その条件で、膜の中では何が変わっているのか。

そして、

その膜が次の工程でどう振る舞うのか。

です。

成膜は半導体製造の一工程ですが、その中には、化学反応、プラズマ、流体、熱、材料物性、真空、装置設計まで、多くの分野がつながっています。

成膜とは？――数nmの薄膜を積み重ねて半導体を作るの要点を示す概念図
成膜とは？の流れと要点

参考文献・参考資料

  • Applied Materials, “Create - Materials Deposition” ― 半導体製造におけるCVD・PVD・ALDおよび各種材料成膜の概説。
  • Applied Materials, “Chemical Vapor Deposition (CVD)” ― CVDの基本原理と半導体用途。
  • Applied Materials, “Atomic Layer Deposition (ALD)” ― 自己停止型表面反応、膜厚制御、Conformalityの解説。
  • Applied Materials, “Physical Vapor Deposition (PVD)” ― スパッタ・蒸着を用いた金属系成膜の概説。
  • A. K. Sinha et al., “Hydrogen in plasma-enhanced chemical vapour deposition insulating films,” Materials Science and Engineering A, 139, 401–407 (1991). DOI: 10.1016/0921-5093(91)90649-8
  • G. Santana et al., “Low temperature–low hydrogen content silicon nitrides thin films deposited by PECVD using dichlorosilane and ammonia mixtures,” Journal of Non-Crystalline Solids, 351, 922–928 (2005). DOI: 10.1016/j.jnoncrysol.2005.02.007
  • J. Campmany et al., “Plasma-deposited silicon nitride films with low hydrogen content for amorphous silicon thin-film transistors application,” Sensors and Actuators A, 37–38, 333–336 (1993). DOI: 10.1016/0924-4247(93)80056-M