半導体はどうやって作られる？――ウェハから前工程・後工程・パッケージ・完成品まで
シリコン原料からウェハ、FEOL・BEOL、成膜、フォト、エッチング、CMP、ウェハテスト、ダイシング、実装、パッケージ、最終試験まで、半導体が製品になる全工程を一つの流れで解説する。
この記事の結論
- 半導体は、設計された回路をWafer上へ何百回もの加工で作り込み、Test・Dicing・Assembly・Packagingを経て完成する
- 前工程では成膜、Lithography、Etching、Doping、CMP、洗浄、Metrologyを繰り返し、Transistorと多層配線を作る
- 先端Packageでは後工程もSystem性能を左右し、WLP、Fan-Out、2.5D、3D、Chipletへ発展している
この記事で分かること
- 半導体が材料から完成品になるまでの全体像
- 「前工程」と「後工程」が何を指すのか
- FEOL・MEOL・BEOLというFab内部の分類
- 成膜、フォトリソグラフィ、エッチング、イオン注入、CMPがどうつながるのか
- Wafer Test、Dicing、Bonding、Molding、Final Testの役割
- なぜ同じ工程を何度も繰り返すのか
- なぜ先端Packageが半導体性能そのものを左右するのか
まず結論
半導体は、シリコンの円盤に一度だけ回路を描けば完成するものではありません。
大きく見ると、次の流れで作られます。
設計 → Wafer準備 → 前工程（Fab） → Wafer Test → 薄化・Dicing → Assembly → Packaging → Final Test → 完成品
Wafer上では、
膜を作る → 形を決める → 不要部分を削る → 性質を変える → 平らにする → 洗う → 測る
という操作を何度も繰り返し、Transistorと多層配線を作ります。
SIAはFront-end Manufacturingについて、こうした工程が数百回繰り返されることがあると説明しています。
そして前工程が終わったあとも、Wafer上の回路を個々のDieへ切り分け、外部へ接続し、保護し、試験しなければ製品にはなりません。
半導体製造を理解する最初のポイント――「同じ言葉が別の範囲を指す」
半導体業界では「前工程」「後工程」という言葉がよく使われますが、文脈によって少し意味が違います。
製品全体で見た前工程・後工程
一般的な説明では、
- 前工程：Wafer上へTransistorと配線を形成するFab工程
- 後工程：WaferをDieへ分割し、Assembly、Packaging、Testする工程
と分けます。
Fab内部のFEOL・MEOL・BEOL
一方、Wafer Fab内部では、
- FEOL（Front End of Line）：Transistorなどの素子形成
- MEOL（Middle End of Line）：Contactなど素子と配線をつなぐ領域
- BEOL（Back End of Line）：Metal配線層形成
という分類も使われます。
このBEOLは「Packagingを行う後工程」とは別の意味です。
初心者が混乱しやすいところなので、本記事では、
- Wafer Fab内部：FEOL / MEOL / BEOL
- Wafer完成後：Assembly / Packaging / Test
と明確に分けて扱います。
0. その前に――半導体はまず「設計」される
製造工程へ入る前に、どんな回路を作るのかを設計する必要があります。
CPU、Memory、Power Semiconductor、Sensorでは、必要なTransistor構造や配線、I/O、耐圧、電力が異なります。
設計した回路はMask Dataへ変換され、Photomaskなどを通してWafer上へ何層にもわたって転写されます。
したがって半導体製造は、単に装置で加工するだけでなく、
回路設計 → Process設計 → Mask → 製造 → 検査 → Feedback
という巨大な閉Loopです。
1. 原料からWaferを作る
代表的な半導体材料はSi（Silicon）です。
高純度化したSiから単結晶Ingotを成長させ、円盤状に切断し、研削・研磨・洗浄してWaferを作ります。
Waferに求められるのは「丸くて平ら」だけではありません。
- 結晶方位
- Diameter
- Thickness
- Flatness
- Surface Roughness
- Crystal Defect
- Resistivity
- Contamination
などが後工程へ影響します。
先端LogicやMemoryでは主にSiが使われますが、用途によってSiC、GaN、GaAsなども使われます。
半導体材料とは？では、それぞれの物性差を詳しく扱います。
2. Cleanroom――微粒子一つが回路より大きい世界
半導体前工程はCleanroomで行われます。
なぜなら、先端回路の寸法は極めて小さく、空気中のParticleがPattern欠陥やShort、Openを引き起こすからです。
しかも問題になるのはParticleだけではありません。
- 金属汚染
- NaなどのIon
- Organic Contamination
- Moisture
- Chemical Residue
などもDevice特性へ影響します。
そのため半導体Fabでは、Waferだけでなく、Gas、Chemical、DI Water、部材、搬送環境までContamination Controlの対象になります。
3. 前工程の本質――「膜を作り、必要な形だけ残す」を繰り返す
一見すると半導体製造には大量の工程がありますが、本質は比較的単純です。
必要な材料を置き、必要な場所だけ残し、電気的性質を作り込み、それを何層も重ねる
という繰り返しです。
4. 酸化・熱処理――温度で材料状態を変える
熱処理は半導体製造の多くの場面で使われます。
Si表面へSiO₂を形成するThermal Oxidation、不純物の活性化、結晶損傷の回復、膜質改善など目的はさまざまです。
結果を決めるのは温度だけではありません。
- Temperature
- Time
- Atmosphere
- Ramp Rate
- Pressure
などが拡散や反応へ影響します。
先端Deviceでは熱Budgetが厳しく、ある工程で高温処理を使うと、すでに形成した構造やDopant分布へ影響する場合があります。
5. 成膜――nm単位の材料を積み重ねる
半導体は、多種多様な薄膜の積み重ねでできています。
代表的な成膜方式には、
- CVD
- PVD / Sputtering
- ALD
- Epitaxy
などがあります。
重要なのは「膜厚」だけではありません。
- Composition
- Density
- Stress
- Adhesion
- Step Coverage
- Conformality
- Resistivity
- Uniformity
- Defect Density
まで含めて管理します。
非常に深いHoleや細いPatternの側壁まで均一に覆う必要がある場合、ALDのような高いConformalityが重要になります。
6. Photolithography――光で「どこを加工するか」を決める
Photolithographyは、半導体回路のPatternを決める中心工程です。
一般的には、
- Photoresist塗布
- Bake
- Exposure
- Development
- Inspection
という流れでResist Patternを作ります。
Resolutionだけではない
Lithographyでは「どれだけ細い線を作れるか」が注目されますが、量産ではOverlayも非常に重要です。
半導体は何十層ものPatternを重ねるため、各層が少しずつずれるだけでもDeviceが成立しません。
つまり、
細く作ることと、正確に重ねること
の両方が必要です。
7. Etching――Maskの形を実際の膜へ転写する
Resistで形を作っただけでは、その下の膜はまだ加工されていません。
Etchingで不要部分を除去し、Patternを下層へ転写します。
Wet Etching
薬液反応で材料を溶解・除去します。
高い選択性や一括処理性を得やすい一方、材料によっては横方向にも削れやすく、微細な垂直形状を作るには制約があります。
Dry Etching
Gas、Radical、Ion、Plasmaを利用します。
Ionの方向性を利用して垂直に近い加工ができるため、微細Pattern形成に重要です。
Dry Etchingを深く見ると、
- CCP / ICP / RIE
- Source Power / Bias Power
- Sheath
- Ion Energy
- Radical Density
- Selectivity
- Anisotropy
- Charge-up
- Microloading
- Uniformity
など非常に多くの要素へ分岐します。
詳しくはドライエッチングとは？で扱います。
8. Doping・Ion Implantation――半導体の電気的性質を作る
Siはそのままでは、必要なTransistor特性を持ちません。
Boron、Phosphorus、Arsenicなどの不純物を狙った領域へ導入し、p型・n型などの電気特性を作ります。
Ion Implantationでは、
- Dose：入れる量
- Energy：主に深さ
- Angle：結晶方向やShadowing
などを制御します。
注入によって結晶は損傷するため、その後のAnnealでDopantを活性化し、結晶損傷を回復します。
9. CMP――なぜ途中で何度も平らにするのか
層を積み重ねると、Wafer表面には凹凸ができます。
このまま次のLithographyを行うとFocusや膜形成に問題が出るため、CMP（Chemical Mechanical Planarization）で平坦化します。
CMPはSlurryによる化学作用とPadによる機械作用を組み合わせた工程です。
重要なのは単純な「研磨量」ではなく、
- Within Wafer Uniformity
- Selectivity
- Dishing
- Erosion
- Scratch
- Particle
などです。
10. 洗浄――工程と工程の間をつなぐ縁の下の主役
半導体Waferは、加工するたびに汚れます。
Etch生成物、Photoresist残渣、Metal、Organic、Particleなどを放置すると、次工程で欠陥になります。
そのため洗浄は「最後にきれいにする工程」ではなく、多数の主要工程の間に何度も入る工程です。
さらに、洗ったあとにParticleが再付着したり、乾燥時にWater Markが残ったりすれば意味がありません。
11. Metrology・Inspection――作るだけでは量産できない
半導体製造は加工技術だけでは成立しません。
各工程の結果を測り、次のWaferや次のLotへFeedbackする必要があります。
測定対象は、
- Film Thickness
- CD（Critical Dimension）
- Overlay
- Profile
- Defect
- Particle
- Composition
- Electrical Property
などです。
量産では「一枚きれいに作れた」ことより、何千・何万枚と同じ結果を出せることが重要です。
そのためProcess Control、SPC、FDC、Metrology、Inspectionが製造技術と一体になっています。
12. FEOL――Transistorを作る
前工程の中でもFEOLでは、Wafer上へTransistor構造を形成します。
時代とDeviceによって構造は変わりますが、Gate、Source、Drain、Isolationなどを作り込んでいきます。
MOSFETは微細化とともにPlanar → FinFET → GAA系構造へ発展しています。
ただし、Transistorを作っただけでは回路として動きません。
何十億個ものTransistor同士を配線する必要があります。
13. MEOL・BEOL――Transistorを回路へつなぐ
FEOLで作った素子をContactで接続し、その上へMetal配線を何層も作ります。
これがMEOL〜BEOLです。
BEOLでは、
絶縁膜形成 → Via/Trench Pattern → Etch → Barrier/Seed → Metal形成 → CMP
といった流れを繰り返して多層配線を形成します。
現代のICはTransistorだけでなく、配線DelayやResistance/Capacitanceも性能を大きく左右します。
したがって半導体微細化とは、Transistorを小さくするだけではありません。
14. 前工程が終わると、Wafer上に多数のDieが並ぶ
Fab工程が終わったWaferには、同じ回路が碁盤目状に多数作られています。
この一つひとつがDieです。
しかし、全Dieが良品とは限りません。
Dust、Pattern欠陥、Process Variationなどによって不良Dieが発生します。
そこでWaferを切る前に電気的に確認します。
15. Wafer Test――良品Dieを地図化する
Probe CardをDieのPadやBumpへ接触させ、電気特性を測ります。
結果はWafer Mapとして記録され、どのDieを後工程へ流すか判断する材料になります。
ここで重要なのが、
- Wafer Test：切断前のDie評価
- Final Test：Package完成後の製品評価
という違いです。
先端Packageでは複数Dieを組み合わせるため、不良DieをAssembly前に除外するKnown Good Dieの考え方がますます重要になります。
16. Back Grinding――なぜWaferをわざわざ薄くするのか
Packageの薄型化や3D積層では、Waferを裏面から研削して薄くします。
薄くすると、
- Packageを薄くできる
- TSV長を短くできる
- 積層しやすい
という利点があります。
一方でWafer強度は低下し、反り、割れ、欠け、Handlingが難しくなります。
薄化は単純な「削る工程」ではなく、先端Packageの成立条件の一つです。
17. Dicing――WaferからChipへ
Scribe Lineに沿ってWaferを個々のDieへ切り分けます。
Blade Dicing、Laser Dicingなどがあります。
課題は、
- Chipping
- Crack
- Debris
- Heat Damage
- Die Strength
などです。
Waferを切ったこの段階で、初めて個々のChipとして扱えるようになります。
18. Die Attach――DieをPackageへ固定する
DieをLead Frame、Package Substrate、Interposerなどへ固定します。
接着剤、Solder、金属接合など、用途に応じて方法が変わります。
高Power DeviceではDie Attach層が熱経路になるため、VoidやThermal Resistanceが重要です。
19. Wire BondingとFlip Chip――Chipを外へつなぐ
Wire Bonding
Die Padと外部端子側を細いMetal Wireでつなぎます。
成熟した技術ですが、高I/O化・高速化ではWireの長さや寄生成分が制約になります。
Flip Chip
Dieを反転し、Bumpを使ってSubstrateへ直接接続します。
多数の端子を短距離で接続しやすく、高性能Chipで重要です。
20. Packaging――保護だけではない
Packageは裸のDieを守るだけではありません。
- Electrical Interconnection
- Power Delivery
- Signal Integrity
- Thermal Management
- Mechanical Support
- Pitch Conversion
- Environmental Protection
を担います。
パッケージングとは？で詳しく解説しています。
21. Molding・Encapsulation――外部環境から守る
樹脂などでDieやWireを封止し、機械損傷や湿気から保護します。
ただし樹脂は熱で膨張・収縮し、吸湿もします。
そのため、
- Warpage
- Delamination
- Crack
- Moisture
- Void
などを管理する必要があります。
22. Final Test――Packageになってからもう一度測る
Package完成後、製品として動作するかを検査します。
- Function
- Speed
- Power
- I/O
- Leakage
- Breakdown
- Temperature Characteristic
などを確認します。
必要に応じてBurn-inやReliability Testも行われます。
Wafer Testで良品だったDieでも、AssemblyやPackaging中に不良が発生する可能性があるため、Final Testが必要です。
23. ここから先は「先端Packaging」という別世界になる
従来Packageでは、一つのDieを外部へつなぐことが中心でした。
先端Packageでは、複数Dieを一つのSystemとして組み合わせます。
WLP
Wafer状態でRDLやBumpなどを形成し、Package工程を進めます。
Fan-Out
Die外側までRDL領域を広げ、多端子化や高密度接続を可能にします。
FOPLP
Waferより大きなPanelを利用し、Fan-Outを作ります。大面積化による生産性向上が期待される一方、Panel Warpageや大型装置、均一性、搬送など固有の課題があります。
2.5D
Interposer上に複数Dieを横並びにし、高密度配線で接続します。
3D
Dieを垂直に積み、TSVやHybrid Bondingなどで層間接続します。
Chiplet
機能を複数の小さなDieへ分け、Package内で一つのSystemとして再統合します。
TSMCの3DFabricやIntelのFoveros/EMIBなどに見られるように、現在の先端半導体ではPackagingが製品Architectureそのものに組み込まれています。
24. なぜ同じ工程を何百回も繰り返すのか
半導体回路は一層だけでは作れません。
Transistor、Contact、Metal配線、Via、Insulatorなど、異なる材料とPatternを縦方向へ何層も積み上げます。
1層作るたびに、
成膜 → Lithography → Etch → Remove → Clean → Measure
のような工程が必要になります。
さらに一つの層でも複数工程が必要です。
その結果、WaferがFabへ入ってから出るまでには非常に多くのProcess Stepを通過します。
25. 半導体製造で本当に難しいのは「一個作ること」ではない
研究室で一つのDeviceを作ることと、工場で毎日大量に同じDeviceを作ることは別問題です。
量産では、
- Wafer内Uniformity
- Wafer間Variation
- Lot間Variation
- Tool Matching
- Chamber Aging
- Consumable Life
- Contamination
- Measurement Error
まで管理する必要があります。
つまり半導体量産技術とは、
極小構造を作る技術 × それを何百万回も再現する技術
です。
26. 装置は独立して存在しているわけではない
成膜装置、Etcher、Lithography装置、CMP装置、Ion Implanter、洗浄装置、検査装置は、それぞれ独立したProcessを担当します。
しかし製品品質は前後工程の組み合わせで決まります。
たとえばEtch Profileが少し変われば、次のDeposition CoverageやElectrical Resistanceへ影響します。
CMPの平坦度が悪ければ、次のLithography Focusへ影響します。
つまりProcess Engineerは自工程だけを見るのではなく、前後工程とのInterfaceまで理解する必要があります。
27. Foundry・IDM・OSATは何を分担しているのか
半導体は一社だけで全部作るとは限りません。
IDM
設計から製造、場合によってはPackageまで自社で担います。
Foundry
他社が設計したChipをWafer上へ製造します。
Fabless
主に設計を担当し、製造をFoundryへ委託します。
OSAT
Outsourced Semiconductor Assembly and Testとして、Assembly、Packaging、Testを担います。
先端Packagingの重要性が増えるにつれ、FoundryとOSAT、Substrate Vendor、Equipment Makerの境界も複雑になっています。
28. FPD製造と似ているようで違う
LCDやOLEDなどのFPDでも、成膜、Photolithography、Etching、洗浄、検査を使います。
その意味では半導体Fabと共通する技術が多くあります。
一方、FPDは大型Glass Substrate上にTFT Arrayを作り、Cell、Moduleへ進みます。
大面積基板では、
- Substrate Sag
- Large-area Uniformity
- Transfer
- Gas Distribution
- Plasma Uniformity
- RF Distribution
などが重要になります。
「微細化」が中心になりやすい半導体Waferと、「大面積均一性」が重要なFPDでは、同じProcess名でもEngineeringの重点が異なります。
よくある誤解
「半導体はSiliconを削って回路を作る」
削るだけではありません。成膜、酸化、Doping、Lithography、Etching、CMPなどを組み合わせて作ります。
「前工程が終わればChip完成」
Wafer上に回路ができただけです。Test、Dicing、Assembly、Packaging、Final Testが必要です。
「BEOL＝半導体の後工程」
Fab内のBEOLは主にMetal配線形成を指し、Wafer後のAssembly/Packagingとは別です。
「PackageはChipを守るだけ」
電気接続、電源、熱、Signal Integrity、機械支持を担います。
「後工程は前工程より単純」
扱う物理課題が違います。先端Packagingでは微細RDL、Hybrid Bonding、Warpage、Thermal Management、Testなど非常に高度な技術が必要です。
「半導体は全製品が同じ流れで作られる」
Logic、DRAM、NAND、Power Semiconductor、Analog、SensorではProcess FlowもPackageも異なります。本記事は全体像を理解するための代表的な流れです。
この記事の要点
半導体製造は、
材料を用意し、Wafer上へ何層もの素子・配線を作り、良品Dieを選別し、切り分け、接続・保護し、試験して初めて完成する
という長い工程です。
前工程の微細加工だけでも、後工程のPackagingだけでも、現代の半導体は成立しません。
そしてChiplet、HBM、2.5D・3Dの時代になるほど、「どのProcessで作るか」と「どうPackageするか」を一体で考える必要があるようになっています。