FOWLPとは？――チップ外側へ再配線を広げるFan-Out技術

まず結論：FOWLPは「チップの外側にも端子を置ける」技術

**FOWLP（Fan-Out Wafer Level Packaging）は、チップ（Die）の外側まで再配線層（RDL）を広げ、外部端子を配置できる範囲を増やすパッケージ技術です。代表的な方式では、検査済みのDieをキャリア上に並べ、樹脂で一体化した再構成ウェハ（Reconstituted Wafer）**を使って配線を形成します。

従来のFan-In WLPでは外部端子をチップ面積内に収める必要があり、端子数を増やすほど配置が厳しくなります。FOWLPならチップ外側の成形領域も利用でき、パッケージ基板を省いた薄型構造や、複数チップの高密度接続を実現しやすくなります。

ただし、配線の自由度と引き換えに、Dieの位置ずれ、成形後の反り、微細RDLの歩留まりが新たな重要課題になります。

Fan-Outで何が変わるのか

Fan-InとFan-Outの違いは、単にパッケージが大きくなることではありません。チップの電極配置と、製品として必要な外部端子配置を切り離せることに意味があります。

比較	Fan-In WLP	FOWLP
端子を置ける範囲	Die外形内	Die外側のFan-Out領域まで
配線の引き回し	チップ表面内が中心	樹脂上まで拡張できる
多端子・複数Die	チップ面積に制約されやすい	統合の自由度が高い
製造上の中心課題	バンプ配置・実装信頼性	再構成精度・反り・微細RDL

この違いにより、チップサイズを増やさずに端子配置面積を確保できる場合があります。ただし、Fan-Outでも端子ピッチ、RDLの線幅・間隔、配線層数には制約があり、外側へ広げれば端子数を無制限に増やせるわけではありません。

代表的な製造工程：Chip-First（Mold-First）

FOWLPの代表例は、Dieを先に並べて樹脂で固定し、その後にRDLを形成するChip-First方式です。

工程	処理内容	管理すべき点
① Die選別・配置	検査済みDieを仮固定キャリア上に配置	良品選別、搭載精度、向き
② Molding・硬化	Dieを樹脂で埋め、再構成ウェハを形成	Die Shift、Void、樹脂の収縮
③ キャリア処理・表面準備	必要に応じて剥離、研削、表面形成	平坦性、Die露出位置、反り
④ 絶縁膜・Via形成	Die Padにつながる開口を作る	開口位置、残渣、密着性
⑤ Cu RDL形成	フォト工程、金属成膜・めっきなどで配線	線幅・間隔、断線、短絡、位置合わせ
⑥ 外部端子・検査・個片化	UBM、はんだ端子を形成し、検査・切断	接合品質、最終歩留まり

実際の剥離順序、Die表面の向き（Face-Up／Face-Down）、RDL層数は方式によって異なります。上表は全製品共通の固定フローではありません。

ここでウェハレベルと呼ばれるのは、再構成した円形の基体をウェハ工程に近い装置で一括処理するためです。元の半導体ウェハをそのまま使うFan-In WLPとは、加工基体が異なります。

Chip-FirstとRDL-Firstでは、何が違う？

Fan-Outにはもう一つ重要な流れがあります。先にキャリア上へRDLを作り、後からDieを接続するChip-Last（RDL-First）方式です。

観点	Chip-First（Mold-First）	Chip-Last（RDL-First）
主な工程順	Die配置 → 成形 → RDL	RDL → Die接合 → 成形
微細配線の形成時点	成形後の再構成基体上	Die搭載前のキャリア上
主な位置合わせ課題	樹脂成形後のDie位置を追う	形成済みRDLへDieを高精度接合する
主な利点	構成によっては工程が比較的簡潔	微細RDLの形成条件を管理しやすい
主な制約	Die Shift・反りが後工程へ影響	多層RDLの製造コスト、接合・検査工程

Chip-Firstでは、成形後にDieが設計位置から動くと、RDLやViaを狙った場所へ接続できなくなります。対してRDL-Firstは、Dieを載せる前に平坦なキャリア上で微細配線を作れることが強みです。RDLに欠陥がないかを確認してから高価なDieを投入する設計も可能です。

ただし、Chip-Lastだから反りや位置ずれが消滅するわけではありません。RDL形成中に成形樹脂の影響を受けにくいのであって、その後の接合、Molding、キャリア剥離、実装では熱応力や位置精度の管理が残ります。

なぜDie Shiftと反りが歩留まりを決めるのか

FOWLPの難しさは、数百µm〜mm単位のチップを樹脂で固定しながら、その上にµm級の配線パターンを作るところにあります。特に次の三つが連鎖します。

① Die Shift：電極が想定位置からずれる
樹脂の流動、硬化収縮、キャリアとの密着条件などでDieの位置や回転角が変わります。すると、フォト工程で作るViaとDie Padとの重なり余裕が減り、開口不良や接続不良が生じます。成形後の位置を計測して補正する方法もありますが、装置精度と補正可能範囲には限界があります。

② Warpage（反り）：基体全体が平坦でなくなる
Si、樹脂、Cu、キャリアでは熱膨張率や弾性率が異なります。硬化収縮と加熱・冷却によって反りが生じると、露光時の焦点、塗布膜厚、搬送・チャック保持、後続の接合精度に影響します。

③ RDL不良：細くするほど小さな欠陥が効く
微細化すると線幅・間隔（L/S）、Via開口、Cuめっきの均一性、絶縁膜との密着が厳しくなります。配線層が増えるほど、層間接続や位置合わせも増えます。

つまり、Dieを正確に並べる技術、反りを抑える材料・工程設計、配線を形成する微細加工技術を、別々ではなく一体で最適化する必要があります。

微細化と多チップ化で、設計の重点も変わる

低〜中端子数の小型デバイスでは、薄型化と部品のまとめやすさが利点になります。一方、複数Dieを同一パッケージで接続する場合は、Die間距離、RDLの線幅・層数、信号の損失、電源・放熱経路が重要になります。

「Fan-Outは配線が短いから高性能」と一律には言えません。例えば複数Dieの高速接続では、配線抵抗・容量、インピーダンス、クロストーク、放熱経路などの設計が性能を左右します。また、Fan-Outで必ずパッケージ基板をなくせるわけではなく、用途によってはFan-Out構造を別の基板へ実装する構成もあります。

ここで技術の選択基準になるのは、端子数だけではなく、必要な配線密度と良品パッケージ当たりの製造コストです。

FOWLPからFOPLPへ：大きくすれば安くなるのか

FOWLPの製造では、円形ウェハの面積に対してパッケージを効率よく並べられない場合があります。そこで矩形パネル上にFan-Out工程を展開し、利用可能面積や一括処理数を増やそうとする技術がFOPLP（Fan-Out Panel Level Packaging）です。

ただし、パネル化すれば必ずコストが下がるわけではありません。大型基体では、反り、Die配置精度、フォト工程の位置補正、膜厚・めっき均一性、搬送・保持といった制約が厳しくなります。面積利用効率の改善が、歩留まり低下や装置コストを上回って初めて優位性が成立します。

FOWLPは「どこまで細かく配線できるか」、FOPLPはそれに加えて「その品質をどれだけ広い面積で再現できるか」が問われる技術だと整理できます。

どこで使われるか／次に読む記事

FOWLPはRFフロントエンド、電源管理IC、モバイル向けプロセッサ周辺から、複数Dieを組み合わせる高密度実装まで用途が広がっています。重要なのは用途名よりも、必要な端子配置面積・薄さ・配線密度・実装信頼性の組み合わせです。

• 基本から整理する：WLPとは？ Fan-Inの構造と端子数の限界
• 大型化の理由を読む：FOPLPとは？ パネル化で変わる工程と技術課題
• 複数Dieの統合を読む：Chipletの基礎／2.5Dパッケージング

参考資料

• ASE「Fan-Out Packaging」 — Fan-Outの構造、Chip-First／Chip-Lastの工程差、用途。
• imec「A new approach to fan-out wafer-level packaging」 — Mold-FirstとRDL-Firstの比較、Die Shiftと微細接続の課題。
• How to Manipulate Warpage in Fan-out Wafer and Panel Level Packaging（IEEE, 2024） — 反りの主因となる熱膨張差と樹脂硬化収縮。
• ASE「Advanced Packaging from FOWLP to FOPLP」（ECTC 2025） — パネル化、Chip-Last、高密度実装と歩留まり・反りの課題。