WLPとは？――ウェハ状態で端子と再配線を作るパッケージ技術

まず結論：WLPは「切り分ける前にパッケージを作る」技術

**WLP（Wafer Level Packaging：ウェハレベルパッケージング）**は、半導体チップを個片化する前のウェハ上で、保護膜や外部接続端子などのパッケージ機能を一括形成する技術です。従来のように個々のチップをパッケージ基板へ載せる工程を簡素化し、小型・薄型化を狙えます。

代表例がFan-In WLPです。端子をチップの外形内に配置するため、パッケージの大きさをほぼチップサイズまで小さくできます。一方、チップ面積の中に配置できる端子数には限界があります。この制約を越えるために登場したのが、チップの外側へ配線を広げるFan-Out WLP（FOWLP）です。

ここでいう「ウェハレベル」は加工する単位を、「Fan-In／Fan-Out」は主に配線・端子を配置する範囲を表します。WLPとFan-Inは同義ではありません。

なぜチップ上に、わざわざ配線を作り直すのか

半導体の内部回路につながる**Die Pad（チップ電極）は、そのままプリント基板へ実装するには、位置や間隔が適さない場合があります。そこで絶縁膜の上にCu配線を設け、電極の位置をはんだボールの配置へ引き直します。これがRDL（Redistribution Layer：再配線層）**です。

接続は基本的に、Die Pad → Via → RDL → UBM → はんだボール → 実装基板の順です。

• 絶縁膜（PI、PBOなど）：配線とチップ表面を電気的に隔離し、必要な位置にViaを開ける。
• RDL（主にCu）：チップ電極と外部端子を接続する。設計に応じて1層または複数層を使用する。
• UBM（Under Bump Metallization）：はんだ接合のための金属下地。接着、濡れ性、金属間反応の管理に関わる。
• Solder Ball／Bump：実装基板と電気的・機械的に接続する。

ただし、WLPにはRDLを使わない構造もあります。もともとの電極位置が適切なら、保護膜とUBMを形成し、電極上へ直接バンプを設ける方式も選べます。「WLP＝必ず再配線する工程」と理解しないことが大切です。

製造工程：ウェハのまま処理し、最後に切り分ける

代表的なFan-In WLPの流れは次のとおりです。

工程	何をするか	品質を左右するポイント
① ウェハ検査	電気特性を検査し、不良領域を把握	後工程を投入するチップの歩留まり
② 絶縁膜形成・開口	PI／PBOなどを塗布・硬化し、パッド上を開口	膜厚、密着性、開口ずれ、残渣
③ RDL形成（必要な場合）	フォト工程、Cu成膜・めっきなどで配線を形成	線幅・間隔、膜厚、断線・短絡、Via接続
④ UBM・バンプ形成	外部端子の下地金属とはんだを形成	接合面積、バンプ径・高さのばらつき
⑤ 検査・個片化	必要な電気・外観検査後にDicing	欠け、汚染、チップ端部の損傷

製品により工程順や材料は変わり、RDLを省略する場合もあります。図1はRDLを用いる構造の一例です。

ウェハ単位で一括加工できる点は利点ですが、同じウェハ内の不良チップにも加工費がかかる場合があります。したがって、単に「ウェハ一括処理だから安い」とは限らず、前工程の良品率、再配線の層数、バンプ工程、検査費を含めた良品1個当たりのコストが重要になります。

Fan-Inの限界は「チップ面積」と「端子ピッチ」で決まる

Fan-Inでは外部端子をチップ外形内に収めます。端子を増やすにはピッチを狭める必要がありますが、はんだ接合の寸法、基板側の配線設計、実装精度、熱疲労の制約があります。

例えば、チップの外形が5 mm × 5 mmなら面積は25 mm²。端子の配置可能領域を仮に7 mm × 7 mmへ広げられれば、面積は49 mm²で約1.96倍です。これはFan-Outの発想を示す面積比較であり、実際の端子数が必ず1.96倍になるという意味ではありません。端子間隔や周辺余白、配線の引き回しも関係します。

このため、少端子・小型チップではFan-Inが合理的でも、端子数が増える設計ではFan-Outやパッケージ基板を使う方式の方が適することがあります。

配線が短いのに、なぜ信頼性が課題になるのか

WLPはワイヤボンドや長いパッケージ基板配線を省きやすく、寄生抵抗・寄生インダクタンスを抑えられる利点があります。ただし、これは配線構造による傾向であり、信号品質は配線長だけでなく配置や接地、実装基板の設計にも左右されます。

一方、Fan-In WLPではチップと実装基板の距離が近くなり、Siとプリント基板の熱膨張差による変形をはんだ接合部が受けやすくなります。温度が上下すると接合部に繰り返しひずみが加わり、条件によってははんだ疲労亀裂やパッド周辺の損傷につながります。

設計時には、バンプ径・高さ・ピッチ、チップサイズ、基板厚さ、曲げ・落下条件、Underfill（接合部補強材）の採否を合わせて検討します。Underfillは必須ではなく、製品や実装条件に応じて要否を判断します。

製造直後の電気検査だけでなく、実装基板に取り付けた状態での温度サイクルなど、**Board-Level Reliability（実装後信頼性）**の評価が重要になる理由です。

WLP・FOWLP・FOPLPを混同しない

技術	配線・端子の配置	主な加工基体	選ばれる理由と主な制約
Fan-In WLP	基本的にDie外形内	元の半導体ウェハ	小型・薄型。端子数と実装信頼性に制約
FOWLP	Die外側の成形領域まで拡張	再構成ウェハなど	多端子化・複数Die統合。Die Shift、反り、微細RDLが課題
FOPLP	Fan-Outと同じ設計思想	主に矩形パネル	大型化による面積利用効率が狙い。大型パネルの反り・位置合わせ・装置対応が課題

注意したいのは、FOPLPはFan-Outをパネルへ展開した製造方式だということです。「FOWLPより配線が必ず細い」「パネル化すれば必ず安い」という意味ではありません。コストはパネル寸法だけでなく、良品率や設備投資、工程精度で決まります。

どんな製品に向いているか

Fan-In WLPは、小型・薄型で端子数が比較的限られたデバイスに適しています。代表的には電源管理IC、RF関連IC、アナログICなどです。ただし、同じ用途でも端子数や実装条件によって採用方式は変わります。

WLPの理解で押さえるべきなのは、端子を作る場所をウェハへ前倒しすることで小型化する一方、チップ面積と実装信頼性の制約を受けるという点です。その制約を超える次の技術が、FOWLP：チップの外側まで再配線を広げる方法です。さらに面積利用効率を求める動きは、FOPLP：Fan-Outのパネルレベル化へつながります。

参考資料

• Amkor Technology「WLCSP ウェハレベルCSP」 — RDLあり／なしの構造、UBM、ウェハレベル検査と個片化。
• ASE「Fan-Out Packaging」 — Fan-InとFan-Outの構造差、工程方式と用途。
• Reliability of Wafer Level Chip Scale Packages（Microelectronics Reliability, 2014） — WLCSPの実装後信頼性と熱機械的な故障要因。