3D実装とは？――半導体チップを縦方向へ積層する技術

まず結論

3D実装は、複数の半導体Dieを縦方向へ積み重ね、上下のDieを高密度に電気接続する技術です。

従来の基板では、Chip同士を横方向に並べて配線します。3D実装では高さ方向を使うため、Die間の距離を非常に短くできます。

その結果、

• 高帯域化
• 低Latency化
• Die間通信電力の低減
• 実装面積の縮小
• 異なるProcess Node・機能の統合

が期待できます。

一方で、Dieを重ねるほど、

• 熱を逃がしにくい
• 薄いDieを壊さず扱う必要がある
• 接合位置ずれが許されない
• 一層の不良がStack全体へ影響する
• 内部DieをTestしにくい

という新しい難しさが生まれます。

したがって3D実装は、単純に「Chipを縦に積めば高性能になる」技術ではありません。

電気・熱・機械・製造・検査を同時に成立させるSystem Integration技術です。

なぜ「横」ではなく「縦」に積むのか

Chip同士をPCBやPackage Substrate上に横並びにすると、Die間配線には一定の距離が必要です。

配線が長くなると、

• Resistance
• Capacitance
• Inductance
• Propagation Delay
• I/O Driver Power

が増えていきます。

特にAI AcceleratorやHigh Performance Computingでは、計算CoreだけでなくMemoryとの間で大量のDataを運ぶことが性能を左右します。

そこで、Dieを近づけ、接続本数を増やし、一つあたりの信号を短距離化する必要があります。

3D実装はその極端な形です。

上下に重ねれば、同じ平面面積でも多くの機能を配置でき、Die間の距離をµm〜数十µm Scaleへ短縮できます。

3D実装と「3D IC」は同じ意味なのか

用語は企業や文献で少し揺れます。

一般には、複数のActive Dieを垂直に積んで高密度接続する構造を、3D Integration、3D IC、3D Stackingなどと呼びます。

ただし、単にPackage内で部品を上下に重ねただけの構造まで広く3D Packagingと呼ぶ場合もあります。

本記事では、特にDie同士を高密度な縦配線で接続し、一つのSystemとして動かす3D Integrationを中心に扱います。

何を積むのか

3D実装で積むものは同じ種類のDieとは限りません。

Memory-on-Memory

同じ種類のMemory Dieを何層も積み、容量とData Bandwidthを増やします。

HBMは代表例です。

Logic-on-Logic

Logicを上下に分割し、短い配線で接続します。

機能分割やProcess Node分離によって、一枚の大きなMonolithic Dieとは異なる設計自由度を得られます。

Logic-on-Memory

LogicとMemoryを近づけ、Memory Bottleneckを緩和する方向です。

Sensor + Logic

Image Sensorの受光部と信号処理回路を別のWafer/Dieとして作り、それぞれに適したProcessで製造した後に積層できます。

つまり3D実装の強みは、異なる機能・異なるProcessを、物理的には極めて近く統合できることです。

3D実装を成立させる三つの技術

3D積層を理解するには、

1. Dieを薄くする
2. 上下を電気的につなぐ
3. Die同士を高精度に接合する

という三つを押さえると分かりやすくなります。

1. 薄化――厚いChipはそのままでは積めない

通常のWaferは機械強度を保つため、Deviceに必要な厚さよりかなり厚く作られています。

3D積層では、Wafer裏面をBack Grindingなどで薄くします。

薄くすることで、

• Stack全体を薄くできる
• TSVを短くできる
• 熱・電気経路を短くできる

という利点があります。

しかし薄化するとWafer・Dieは非常に扱いにくくなります。

• Warpage
• Crack
• Edge Chipping
• Handling Damage
• Residual Stress

などが増えます。

このためTemporary Bonding/De-bondingやCarrier技術も重要になります。

2. TSV――Siliconを垂直に貫く配線

TSV（Through-Silicon Via）は、Silicon基板を貫通して上下を接続するViaです。

3D実装では、横方向のMetal配線だけでなく、Chip厚方向へ信号・電源を通す経路が必要になります。

TSVはそのための代表技術です。

一般的には、

1. Deep Hole形成
2. Liner/Barrier形成
3. Seed形成
4. Cuなどの導体埋め込み
5. CMP
6. Wafer薄化によるTSV露出

といった工程を組み合わせます。

TSVには高Aspect Ratio加工、Void-free Fill、Stress、Cu拡散、Keep-out Zoneなどの課題があります。

詳しくはTSVとは？で扱います。

3. Die間接合――Micro BumpからHybrid Bondingへ

上下Dieを電気的・機械的に接続する方法には複数あります。

Micro Bump

微細なSolder Bumpなどを使ってDie間を接続します。

HBMなどで広く使われてきた方式で、成熟した実績があります。

ただしPitchを狭くしていくと、

• Bump Diameter
• Solder Bridge
• Underfill Flow
• Alignment Margin
• Parasitic

などが限界になります。

Hybrid Bonding

Hybrid Bondingでは、絶縁膜同士を接合しながらCu電極同士も直接接続します。

Bumpを介さないため、接続Pitchをさらに狭め、高密度・低抵抗化しやすくなります。

商用PlatformでもSub-10µm ClassのBond Pitchが公表されており、今後さらに微細化が進む方向です。

ただしHybrid Bondingでは、

• Surface Flatness
• Cu Recess/Protrusion
• Particle
• Surface Activation
• Alignment Accuracy
• Bonding Cleanliness

が極めて厳しくなります。

数µm以下のPitchでは、小さなParticle一つでも複数接点を破壊する可能性があります。

Die-to-Die、Die-to-Wafer、Wafer-to-Waferの違い

3D実装では「何を何に接合するか」でも方式が分かれます。

Die-to-Die（D2D）

個々のDie同士を接合します。

良品Dieだけを選んで組み合わせやすい一方、1個ずつHandling・Alignmentする必要があり、生産性が課題になります。

Die-to-Wafer（D2W）

良品DieをWafer上へ配置して接合します。

Known Good Dieを使いやすく、異なるDie Sizeも組み合わせやすい方式です。

Wafer-to-Wafer（W2W）

Wafer同士を一括接合します。

高い生産性と位置合わせの一括性が期待できます。

一方、上下WaferのDie配置やDie Sizeが対応している必要があり、片側の不良Dieが相手側の良品Dieまで巻き込む可能性があります。

TSMCのSoICもChip-on-WaferとWafer-on-Waferの両方を展開しており、用途によって方式を使い分けています。

Known Good Dieが重要になる理由

仮に4枚のDieを積んだ3D Stackを作るとします。

各Dieの良品率が95%なら、単純計算では4枚すべてが良品である確率は、

0.95⁴ ≒ 81%

になります。

さらにBondingにも不良があれば、Stack Yieldはもっと下がります。

もちろん実際の製造はこの単純式だけで決まりませんが、積層するDie数が増えるほど、事前Testの重要性が急激に増えることは分かります。

そこで、できるだけAssembly前に不良Dieを除くKnown Good Dieが重要になります。

3D実装の最大の敵の一つ――熱

Dieを積めば、面積当たりの発熱密度は高くなります。

さらに内部DieはHeat Sinkから遠くなり、熱を逃がす経路に他のDieやBonding Layerが入ります。

たとえば上層Dieも下層Dieも高Power Logicなら、互いに発熱源となります。

すると、

• Hot Spot
• Thermal Coupling
• Leakage増加
• Clock/Performance制限
• Electromigration
• Reliability低下

が問題になります。

3D実装では「電気的には近づけたいが、熱的には離したい」という矛盾が発生します。

このため、どのDieをどの位置へ置くかというFloorplan自体がThermal Designになります。

Memory積層とLogic積層では難しさが違う

HBMのようなMemory積層は3D実装の代表例ですが、Logic-on-Logicを同じ感覚では考えられません。

一般に高性能LogicはPower Densityが高く、熱設計が厳しくなります。

Memoryは多数層を積む利点が大きい一方、Logic StackではThermal、Power Delivery、Clock、Timingなどがより強い制約になります。

つまり「3Dにすれば何でも有利」ではなく、積む機能の性質によって最適解が変わるということです。

電源供給も難しくなる

3D Stackでは信号だけでなく、上層Dieへ電源を届ける必要があります。

大電流を細いVertical Interconnectへ流すと、ResistanceとInductanceによるVoltage Dropが問題になります。

また、Power/Ground TSVやBumpを増やすと、Signal用の面積を圧迫します。

したがって、

• Power TSV配置
• Ground Return
• Decoupling
• IR Drop
• Ldi/dt Noise

を3D構造全体で考える必要があります。

Signal Integrityは良くなるだけではない

Die間距離が短くなるため、一般に3D実装は高帯域・低Energy/bitに有利です。

しかしInterconnect数が増えると、

• Crosstalk
• Coupling
• Power Noise
• Return Path
• Clock Distribution

の設計はむしろ複雑になります。

「短い配線だから自動的に高速になる」のではなく、大量の短い配線を同時に正しく動かす設計が必要です。

2.5Dとの違い

2.5Dと3Dは混同されやすいですが、基本的な違いは配置方向です。

2.5D

複数DieをInterposer上へ横方向に並べる構造です。

• 熱を重ねにくい
• 大きなDie同士も接続しやすい
• HBMをLogicの横へ置きやすい

一方、Interposer面積が大きくなり、Package SizeやCostが増える場合があります。

3D

Dieを上下方向へ積む構造です。

• 配線距離をさらに短くできる
• 面積を小さくできる
• 接続密度を高めやすい

一方、熱、Test、薄化、Bonding Yieldが難しくなります。

実際の先端Systemでは、2.5Dか3Dかの二択ではありません。

2.5Dの上に3D Stackを載せる「3.5D」的構成もあり、IntelはEMIBとFoverosを組み合わせた構成を展開しています。TSMCもSoIC StackをCoWoSなどと組み合わせるSystem Integrationを提供しています。

2.5Dパッケージとは？も合わせて読むと違いが分かりやすくなります。

HBMは3D実装を理解する最良の例

HBM（High Bandwidth Memory）は、複数のDRAM Dieを垂直に積層し、TSVなどで接続するMemoryです。

通常の外部Memory Interfaceでは、信号本数や配線距離に制約があります。

HBMではMemory StackをLogicのすぐ近くへ置き、非常に広いInterface Widthで接続します。

重要なのはClockを極端に高くするだけではなく、接続本数そのものを増やしてBandwidthを稼ぐ考え方です。

AI Acceleratorの性能向上でHBMが重要になったことは、3D/2.5D PackagingがSystem Architectureを変えた代表例です。

Hybrid Bondingは何を変えるのか

Micro Bumpでは、Bump自体に一定の大きさと間隔が必要です。

Hybrid BondingではCu-to-Cu接続を微細化できるため、Die間Interfaceをより「On-chip Interconnectに近い密度」へ近づけられます。

TSMCのSoICではSub-10µm ClassのBond Pitchを公表し、IntelもFoveros Directで高密度Cu-to-Cu Hybrid Bondingを前面に出しています。

この方向が進むと、

「一つの巨大なDieを作る」

のと、

「複数Dieを極めて高密度に接続する」

との差が縮まっていきます。

そのためChiplet Architectureと3D Integrationは強く結びついています。

Monolithic 3Dは別の発想

通常の3D実装は、別々に製造したDie/Waferを後から接合します。

Monolithic 3Dは、同一基板上にDevice Layerを順番に作り重ねる考え方です。

理論上は非常に短いVertical Interconnectを作れます。

一方で上層Device形成時のHeatが下層Deviceを壊さないよう、Process Temperatureを制限する必要があります。

したがって、

• Low-temperature Process
• Material制約
• Thermal Budget
• Yield

が大きな課題になります。

Monolithic 3Dは、Package技術というよりDevice Fabricationと3D Integrationの境界領域です。

3D実装では検査が難しい

平面のDieなら、Probeを当てて測りやすい場所が比較的明確です。

しかし積層した内部DieやBonding Interfaceは外から直接触れません。

不良原因も、

• Die内部
• TSV
• Bump
• Hybrid Bond
• Alignment
• Crack
• Void

など多岐にわたります。

積んだあとで不良を見つけると損失が大きいため、

• Wafer Test
• Known Good Die
• Pre-bond Inspection
• Post-bond Test
• Built-in Self Test

などを組み合わせる必要があります。

位置合わせ精度が歩留まりを支配する

Bond Pitchが小さくなるほど、上下Dieの許容位置ずれも小さくなります。

数µm Classの接続では、

• Wafer Distortion
• Die Warpage
• Thermal Expansion
• Tool Accuracy
• Mark Detection

まで含めてAlignmentを管理する必要があります。

単純にBonding ToolのStage精度だけを上げればよいわけではありません。

基板そのものが変形していれば、Local CorrectionやDesign側のCompensationまで必要になります。

3D実装の歩留まりは「足し算」ではない

3D Stackの製造では、個々のDie Yieldに加えて、

• Thin Wafer Handling Yield
• TSV Yield
• Bonding Yield
• Alignment Yield
• Packaging Yield
• Final Test Yield

が重なります。

高価なDieを複数積むほど、一つの欠陥が失う価値も大きくなります。

このため3D実装では、一工程の最高性能より、全工程を通したTotal YieldとCostが重要です。

3D実装は「微細化の代わり」なのか

完全な代替ではありません。

Transistor自体の微細化は今も性能・電力・Densityの向上に重要です。

一方で、すべての機能を同じ最先端Nodeへ載せることが必ずしもCost効率的ではなくなっています。

I/O、Analog、SRAM、Computeなどを別々のDieへ分け、それぞれに適したProcessで作り、3D/2.5Dで再統合する考え方が強くなっています。

つまり現在は、

Transistor Scaling + Advanced Packaging

の両方でSystem性能を伸ばす時代です。

2026年時点で3D実装は研究段階なのか

いいえ。すでに量産で使われている技術と、今後さらに微細化・高密度化が進む技術が混在しています。

HBMのようなTSV/Micro Bumpを使ったStackは実用化されています。

TSMCはSoICを3D IC Stacking Platformとして提供し、Sub-10µm ClassのBond PitchやChip-on-Wafer / Wafer-on-Waferを展開しています。

IntelもFoveros系技術で3D Chiplet StackingとHybrid Bondingを展開しています。

つまり「3D実装は未来技術」というより、

すでに使われている3D実装があり、その接続密度とSystem統合度がさらに上がっている

というのが現在地です。

よくある誤解

「3D実装＝TSV」

TSVは重要な垂直接続技術ですが、3D実装すべてが同じTSV構成ではありません。Hybrid Bonding、Micro Bump、Wafer-on-Waferなど複数技術の組み合わせです。

「Chipを積めば面積が半分になる」

I/O、Keep-out、Heat Spreader、Power、Bonding Areaなどが必要なので、単純な面積割り算にはなりません。

「3Dは2.5Dより常に高性能」

用途次第です。熱やCost、Die Sizeによっては2.5Dの方が合理的です。

「Hybrid BondingならTSVは不要」

Die間のInterface接続と、Die厚方向に信号を通すVertical Viaは別の役割です。構成によってTSVなどの垂直経路が必要になります。

「3D実装はPackagingの話なのでChip設計とは別」

現在はThermal、Power、I/O、Die Partitionまで含めたCo-designが必要で、Chip設計とPackagingを完全には分離できません。

この記事の要点

3D実装は、

Chipを縦に積み、Die間の配線距離を短くして、一つの高密度Systemとして動かす技術

です。

その本当の価値は「高さ方向にも部品を置ける」ことだけではありません。

• MemoryとLogicを近づける
• 異なるProcess Nodeを統合する
• Chiplet間を高帯域化する
• Monolithic Dieの限界を別方向から超える

というSystem Architectureの自由度にあります。

一方で、Heat、Thin Die Handling、TSV、Bonding、Alignment、Known Good Die、Test、Total Yieldという難題が増えます。

3D実装とは、単なる「積層技術」ではなく、半導体を一枚のChipから三次元Systemへ変える技術です。