パッケージングとは？――裸の半導体チップを『使える製品』にする

まず結論

半導体の**Packaging（パッケージング）**は、裸の半導体チップであるDieを樹脂で包むだけの工程ではありません。

その本質は、数mm〜数十mm程度の小さなDie上に作られた微細な電極を、プリント基板や別のDieへ電気的・機械的・熱的に接続できる形へ変換することです。

Packageは大きく見ると、次の役割を同時に担っています。

1. 電気接続：Die内部の信号・電源を外部へ引き出す
2. ピッチ変換：微細なPad間隔を、基板へ実装できる間隔へ変換する
3. 放熱：Dieで発生した熱を外部へ逃がす
4. 機械支持：薄く脆いDieを保持し、実装時の応力から守る
5. 環境保護：湿気、汚染、衝撃などから守る
6. System統合：複数Die、Memory、Passive部品などを一つのModuleとして組み合わせる

つまりPackageは、ChipとSystemの境界面＝Interfaceです。

近年はさらに、Chiplet、HBM、2.5D、3D、Hybrid Bondingなどの発展によって、PackageそのものがSystem性能を決める主要技術になっています。

「Package」と「Packaging」は少し意味が違う

混同しやすいので最初に整理しておきます。

• Package：完成した半導体の実装構造そのもの
• Packaging：Dieを接続・保護・実装可能な形へ仕上げる技術・工程全体

たとえばBGAはPackage形式の一つです。一方、Die Attach、Wire Bonding、Molding、Ball Attach、Testなどを組み合わせてBGAを作る一連の仕事がPackagingです。

知識図書館では、半導体パッケージとは？で「Packageという構造の役割」を扱い、本記事ではどうやってPackageを作り、なぜその技術が重要なのかに重点を置きます。

なぜ裸のDieをそのまま使えないのか

前工程を終えたDieには、すでにトランジスタと多層配線が作られています。それなら、そのDieを直接プリント基板へ載せればよさそうにも見えます。

しかし実際には、いくつもの問題があります。

電極が細かすぎる

Chip上のI/O PadやBumpの間隔は非常に小さく、一般的なPCBの配線・実装Pitchとそのまま一致しません。

Package基板やRDL（Redistribution Layer）は、Chip側の細かな配線を外側へ広げ、より扱いやすいPitchへ変換します。

Dieは薄く、脆い

シリコンは硬い一方で脆く、曲げや局所的な応力に強い材料ではありません。さらに先端Packageでは薄化したDieを使うため、反りや割れへの配慮が必要になります。

発熱する

トランジスタが動作すれば熱が発生します。高性能CPUやGPUでは、Packageを通してHeat Spreader、Heat Sink、冷却機構へ熱を流す必要があります。

外部環境に弱い

湿気、Ion汚染、機械衝撃、温度Cycleなどは、Chipや接合界面の信頼性を低下させます。

つまりPackagingは、微細な半導体世界を、現実の機械・電気Systemへ接続するための変換技術とも言えます。

半導体パッケージングの基本工程

製品やPackage方式によって工程は変わりますが、従来的なBack-end Assemblyではおおむね次の流れを取ります。

Wafer Test → Dicing → Die Attach → Electrical Interconnect → Encapsulation → Terminal形成 → Final Test

SIA（Semiconductor Industry Association）もBack-end Manufacturingを、Dicing、Die Attach、Bonding、Encapsulation、Testingという流れで整理しています。

1. Wafer Test――切る前に良品を見つける

Wafer上には多数のDieがありますが、すべてが正常に動作するとは限りません。

Probe Cardなどを使って各Dieへ電気接触し、基本機能や電気特性を確認します。この情報をWafer Mapとして記録し、不良Dieを後工程へ流さないようにします。

先端Packageでは複数の高価なDieを組み合わせるため、Known Good Die（KGD）をどこまで確実に選別できるかが特に重要になります。

2. Dicing――Waferを個々のDieへ分ける

加工済みWaferをScribe Lineに沿って切り分けます。

代表的にはBlade DicingやLaserを利用します。先端PackageではWaferを薄くしてから切る場合もあり、Chipping、Crack、反り、切削汚染などを抑える必要があります。

3. Die Attach――Chipを土台へ固定する

DieをLead Frame、Package Substrate、Interposer、別のDieなどへ固定します。

接着剤、Solder、Ag系材料、金属接合など用途に応じて方法が変わります。

ここで重要なのは単純な「接着力」だけではありません。

• 位置精度
• Void
• 接合界面の熱抵抗
• CTE（熱膨張係数）差
• 温度Cycle耐性
• Die Tilt

などが信頼性へ影響します。

4. Electrical Interconnect――電気を外へつなぐ

Die内部の回路は外部と接続しなければ使えません。

ここには複数の方式があります。

Wire Bonding

Au、Cu、Alなどの細いWireでDie Padと外部端子側を接続します。

成熟した技術で、多くの製品に使われています。構造が比較的柔軟でCost面にも利点があります。

一方で、Wireが長くなるため寄生Inductanceが増えやすく、非常に多いI/Oを超高密度で接続するには限界があります。

Flip Chip

Dieを裏返し、表面に形成したBumpをPackage基板側へ直接接続します。

Wire Bondingより配線を短くしやすく、多数の端子をArea Arrayとして配置できます。高性能Processorなどで重要な方式です。

DieとSubstrateの間にはUnderfillを入れ、熱膨張差によるSolder Jointへの応力を分散する場合があります。

Hybrid Bonding

Cu電極同士と絶縁膜同士を極めて微細なPitchで直接接合する方式です。

Micro Bumpを介した接続よりも接続密度を高め、寄生抵抗・容量を小さくできる可能性があります。一方、表面平坦度、清浄度、位置合わせ、Particle管理に非常に高い精度が必要です。

MoldingはPackageの一部にすぎない

Packageというと「黒い樹脂で固める工程」を想像しやすいですが、MoldingはPackagingの一部です。

Epoxy Mold CompoundなどでDieとWireを覆うことで、機械的損傷や湿気から守ります。

ただしMold樹脂にも、

• 熱膨張
• 吸湿
• Cure収縮
• Filler分布
• Warpage
• Delamination

などの問題があります。

大面積PackageやPanel Level Packagingでは、Mold後の反りがLithography、搬送、Bonding、Dicingなど後続工程へ大きく影響します。

Packageは電気性能を変える

Chipそのものが高速でも、Packageが信号を適切に運べなければSystem性能は出ません。

高周波・高速信号では、Package配線もただの「銅線」ではなく、Resistance、Inductance、Capacitanceを持つTransmission Pathとして考える必要があります。

重要になるのが、

• Signal Integrity（SI）
• Power Integrity（PI）
• Crosstalk
• Return Path
• Impedance
• Ground設計
• Decoupling

です。

高速I/OではPackage内部配線が長いほど損失や遅延が増えます。このため、Chiplet間を近距離・高密度で接続する2.5D・3D構造が重要になります。

Packageは電源供給も担う

数百W級のProcessorやAcceleratorでは、信号だけでなく大量の電流を低い電圧で安定して供給することが必要です。

たとえば1V未満の電圧で数百A級の電流を扱う世界では、わずかな配線抵抗やInductanceでもVoltage DropやTransient Responseへ影響します。

そのためPackageは、

• Power/Ground Plane
• Via配置
• Bump配置
• Decoupling Capacitor
• Package Substrateの層構成

まで含めたPower Delivery Networkの一部になります。

Packageは熱設計そのものでもある

半導体の性能を制限する大きな要因の一つが熱です。

Dieで発生した熱は、Die Attach Material、Package、Heat Spreader、TIM、Heat Sinkなどを経由して外部へ流れます。

Package内部で熱が滞留するとJunction Temperatureが上昇し、性能制限、Leakage増加、寿命低下につながります。

3D積層ではさらに難しくなります。下層・上層Dieが互いに発熱し、内部DieからHeat Sinkまでの経路が長くなるためです。

したがって先端Packageでは、電気・熱・機械を別々に設計することが難しくなっています。

従来Package――DIPからBGAまで

半導体Packageは、外部端子の数と配置、実装密度、放熱、Costの要求とともに発展してきました。

DIP

Packageの両側からLeadが出る構造です。扱いやすく、古くから広く使われてきました。

SOP・QFP

Package側面へLeadを配置します。DIPより多くの端子を配置できますが、周囲だけを使うため端子数が増えるとPackageが大きくなります。

QFN

Leadを外へ長く伸ばさず、Package下面周辺に端子を配置します。小型化や寄生成分低減に有利です。

BGA

Package底面へSolder BallをArea Array状に配置します。

周囲だけでなく底面全体を利用できるため、高Pin数化に向きます。Package Substrate内部で配線を再配置することで、多数のChip I/OをPCBへ接続できます。

WLP――Wafer状態でPackageを作る

WLP（Wafer Level Packaging）は、Dieへ切り分ける前のWafer状態でPackage工程の多くを行う方式です。

Fan-In WLP

外部端子を基本的にDie領域内へ収めます。

小型化に有利ですが、Die面積が小さいのにI/O数が多い場合は端子配置に限界があります。

Fan-Out

Dieの外側へRDL領域を広げ、より広い面積へ端子を配置します。

これにより多端子化、高密度配線、薄型化などが可能になります。

Wafer SizeのCarrier上で作るFOWLPだけでなく、大型Panelを利用して生産性向上を狙うFOPLPもあります。

詳しくはFOWLPとは？とFOPLPとは？で扱います。

2.5D――横に並べて近距離接続する

2.5Dでは複数DieをSilicon InterposerやRDL Interposerなどの上に並べ、高密度配線で接続します。

大きなMonolithic Dieを一枚作る代わりに、Logic、I/O、Memoryなどを別々のDieとして組み合わせることができます。

HBMとGPU/Acceleratorを近距離で接続する構成は代表例です。

2.5Dの利点は、3D積層ほど熱を重ねずに非常に広いChip間帯域を作れる点です。一方、大型Interposer、Package Substrate、Warpage、Costなどが課題になります。

3D実装――Chipを縦に積む

3D実装ではDieを垂直方向へ積み、TSV、Micro Bump、Hybrid Bondingなどで接続します。

配線距離を極端に短くできるため、高帯域化、低消費電力化、小型化に有利です。

一方で、熱、薄化、接合精度、検査、積層Yieldなどが難しくなります。

詳しくは3D実装とは？で解説します。

ChipletがPackageの意味を変えた

従来は「一つの大きなDieにできるだけ多くの機能を入れる」という方向が中心でした。

Chipletでは、CPU Core、I/O、Cache、Acceleratorなどを複数のDieへ分割し、それらをPackage内で高速接続します。

これには次の利点があります。

• 機能ごとに異なるProcess Nodeを使える
• 大きなMonolithic DieよりYield面で有利になる場合がある
• 設計資産を再利用しやすい
• MemoryやSpecialty Dieを組み合わせやすい

しかしChipletは単にChipを分割すれば成立するわけではありません。

Die-to-Die Interconnect、Clock、Power、Test、Thermal Management、Mechanical StressをPackage側で成立させる必要があります。

そのため、「Chip設計」と「Package設計」の境界が薄くなっています。

先端Packageでは「歩留まり」の意味も変わる

一枚のDieだけなら、そのDieが良品か不良品かでYieldを考えられます。

しかし複数Dieを積む場合、仮に4枚すべてが必要なPackageで1枚でも不良なら、Package全体が使えない可能性があります。

さらに接合工程自体にもYieldがあります。

したがって、

Die Yield × KGD選別精度 × Bonding Yield × Package Yield

のように複数の要素が重なります。

だからこそ先端Packagingでは、Assembly後に不良を見つけるのではなく、途中でできるだけ早く不良を検出するTest Strategyが重要です。

Warpage――先端Packageで避けて通れない問題

PackageにはSi、Cu、Resin、Glass、Organic Substrateなど、熱膨張係数の異なる材料が組み合わされます。

加熱・冷却すると、それぞれが違う量だけ伸び縮みします。

その結果、Package全体が反るWarpageが発生します。

Warpageが大きいと、

• LithographyのFocusが合わない
• Bonding位置がずれる
• Solder接合不良
• 搬送困難
• Die Crack
• Delamination

などにつながります。

大面積化するFOPLPや大型AI Packageでは、Warpage管理が特に重要になります。

Packageは「後工程だから簡単」ではない

半導体製造では前工程の微細加工が注目されがちですが、Packageには別の難しさがあります。

前工程が主にnm〜µm Scaleのパターン形成を追求するのに対し、Packagingでは、

• 微細配線
• 大面積基板
• 厚い樹脂
• 薄いDie
• 異種材料
• 熱
• 応力
• 多数の接合界面

を同時に扱います。

さらにAI向けAcceleratorのように複数DieとHBMを組み合わせる製品では、PackageなしにSystem性能を成立させることができません。

TSMCの3DFabric、IntelのEMIB・Foverosなど、Foundry側がPackaging技術を前面に出していることからも、Packageが単なる「最後の仕上げ」ではなくなったことが分かります。

よくある誤解

「PackageはChipを守る箱」

保護は役割の一つにすぎません。電気接続、電源供給、放熱、ピッチ変換、機械支持、System統合を担います。

「Molding＝Packaging」

MoldingはPackaging工程の一部です。Die Attach、Bonding、RDL、Substrate、Terminal形成、Testなども含まれます。

「小さいPackageほど優秀」

用途によります。高性能Systemでは放熱、配線、Power Deliveryのために一定の面積や厚さが必要な場合があります。

「Chipletにすれば必ず安くなる」

Die YieldやProcess Node最適化で利点が出る可能性はありますが、Package、Interconnect、Test、AssemblyのCostが増えるため、全体最適で判断する必要があります。

「後工程は前工程より技術的に簡単」

求められる物理課題が違うだけです。先端Packagingでは半導体前工程に近いLithography、Etching、Plating、Bonding、Metrologyも使われます。

この記事の要点

半導体パッケージングを一言で言えば、

裸のDieを、電気・熱・機械の面でSystemへ接続できる製品へ変える技術

です。

かつてPackageは「半導体を保護して端子を付けるもの」という意味合いが強くありました。

しかし現在は、WLP、Fan-Out、2.5D、3D、Chiplet、HBMの発展によって、どのようにPackageするかが、半導体Systemの性能・消費電力・Cost・Sizeを決める時代になっています。